资深PLL电路设计工程师 岗位描述 - 参与时钟,频综等模块的spec制定、系统验证与仿真; - 负责与时钟相关的电路的设计与开发,包括PLL synthesizer, DLL, oscillator,clock distribution等电路。 岗位要求 - 本科以上学历,电子、计算机、通信相关专业,硕士博士优先; - 至少3年及以上CMOS模拟混合信号集成电路设计工作经验; - 熟悉PLL,DLL等电路设计,能从系统角度对对所设计电路进行分析 - 对phase noise, jitter要有深刻的理解 - 熟练使用示波器,频谱仪,相噪仪等基本测试工具 - 有55nm以下工艺量产测试经验优先; - 能熟练阅读英文技术文档和专业文献,有海外工作经历优先; - 良好的沟通能力和团队合作精神 工作地点:南京、上海、苏州 |